vhdl senza librerie

[spider550]

ciao a tutti, vorrei sapere come si descrive un semplice circuito in vhdl ( structural e behavioral) senza l'utilizzo di alcuna libreria.
es: (A'+B)(B'+C')(A+C+D')

grazie.

[spider550]

library ieee;
use ieee.std_logic_1164.all;

entity circ is
port (a,b,c,d : in std_logic;
y: out std_logic);
end entity;

entity and2 is
port(in1,in2: in std_logic;
out1ut std_logic);
end entity;

architecture dataflow of and2 is
signal n: std_logic;
begin
n<= in1 and in2;
end dataflow;

entity and3 is
port( in1,in2,in2: in std_logic;
out1 : out std_logic);
end entity;

architecture dataflow of and3 is

e così via anche per gli or.....
poi faccio lo structural di tutto il circuito e il behavioral....

e giusto o sbaglio qualcosa??