Ciao a tutti.
Ho una domanda di VHDL, devo progettare delle piccole reti logiche, non serve che io faccia il testbench, bastano le entità con le relative architetture.
Il problema è che, senza il testbench, non è possibile sapere se la rete creata funziona come si deve o no.
Esiste un programma che da file vhdl con entità,architetture ecc.. ( cioè con tutto quello che serve ) crea automaticamente il testbench ?
grazie
Ma quindi non hai un problema di programmazione ... cerchi del software ... questo non e' il forum giusto ...
No MP tecnici (non rispondo nemmeno!), usa il forum.
Esatto.Originariamente inviato da oregon
Ma quindi non hai un problema di programmazione ... cerchi del software ... questo non e' il forum giusto ...
Posta in "Windows e Software" o "Linux e Software" o "Mac e Software", ovviamente in base al sistema operativo che usi.
Qui devo chiudere, non trattandosi di un problema di programmazione.
Ciao.
"Perchè spendere anche solo 5 dollari per un S.O., quando posso averne uno gratis e spendere quei 5 dollari per 5 bottiglie di birra?" [Jon "maddog" Hall]
Fatti non foste a viver come bruti, ma per seguir virtute e canoscenza
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